Sunum yükleniyor. Lütfen bekleyiniz

Sunum yükleniyor. Lütfen bekleyiniz

Elektronik Devrelerin Optimizasyonu Yrd. Doç. Dr. Revna ACAR VURAL 15.04.2014.

Benzer bir sunumlar


... konulu sunumlar: "Elektronik Devrelerin Optimizasyonu Yrd. Doç. Dr. Revna ACAR VURAL 15.04.2014."— Sunum transkripti:

1 Elektronik Devrelerin Optimizasyonu Yrd. Doç. Dr. Revna ACAR VURAL 15.04.2014

2 Elektronik Devre Tasarım Problemi Elektronik devrelerin tasarımı maddi yükümlülüğü yüksek bilimsel çalışma gerektirir. Tasarım için ayrılan zaman, yüksek sayıda eleman içeren sistemler için yıllar alabilmektedir. Lineer olmayan sistemleri tanımlamak için kullanılan devre denklem takımları da lineer olmayacağı için ağır hesap yükü gerektirmektedir. Her tasarımcı tasarlayacağı devrenin hangi koşullarda çalışacağına dair bir takım kriterler belirlemelidir. Devre tasarım parametreleri ile tanımlanan bu kriterler birbiri ile çelişebilir.

3 Parametreler ve Performans Tanımlamaları

4 Optimizasyon nedir? Elektronik devre tasarım kalitesinin performans, güvenilirlik ve maliyet açısından iyileştirilmesidir.

5 Optimizasyon Süreci Tasarım parametrelerini içeren CF oluşturulur. Tasarım parametrelerinin başlangıç değerleri atanır CF değeri hesaplanır Optimizasyon metodunun güncelleme işlemleri yapılır Güncellenen değerler ile CF hesaplanır Güncel CF< Hedef SON Evet Sınır değerler sağlanıyor mu? Hayır Evet Optimum tasarım için gerekli tasarım parametreleri elde edilir Sınır koşulları ve tasarım kriterleri belirlenir Hayır

6 Optimizasyon ile Hedeflenenler  Daha yüksek güvenilirlik: Dış koşullardaki (sıcaklık, nem, vs) ani ve/veya şiddetli değişime rağmen devrenin yüksek doğrulukla çalışabilmesi.  Daha küçük toplam alan: Transistör boyutlarının azaltılması ve serimin daha az alan kaplaması  Daha düşük güç tüketimi: Daha uzun pil ömrü ve daha az ısınma problemi  Daha yüksek performans: Kazancın, band genişliğinin, giriş ve çıkış aralığının arttırılma, gürültü ve besleme gerilimi etkilerine daha az duyarlı olması.  Daha düşük maliyet: Devrenin tasarım aşamasından üretimine kadar olan süreçteki hem maliyet hem zaman gibi giderlerin düşürülmesi

7 Elektronik Devrelerde Optimizasyon En uygun devre topolojisi seçimi Optimum eleman boyutlandırma Serim optimizasyonu

8

9 Elektronik Devre Optimizasyon Araçları ToolSynthesis MethodErrorSynthesis Time IDACEquation-based15%Few seconds OASYSEquation-based25%Few seconds ISAIDEquation-based + post optimization14%Not reported STAICEquation-based24%3 min DELIGHT.SPICEOptimization-based (Circuit simulator)0%18 h MEALSTROMOptimization-based (Circuit simulator)0%3.6 h ASTRX/OBLXOptimization-based (AWE + equations) 30%11.8 h OPASYNOptimization-based (equations)20%1 min ASLICEquation-based15-20%Few seconds

10 Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon “Filtre Devrelerinde Pasif Eleman Seçimi” Analog Entegre Devrelerde Optimizasyon “CMOS İşlemsel Kuvvetlendirici Tasarımı” Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon “İşlevsel Lojik Devre Oluşturma” Sayısal Tümleşik Devrelerde Optimizasyon “Lojik Kapıların Boyutlandırılması” “FPGA Optimizasyonu” --Optimum Eleman Boyutlandırma Çalışmaları--

11 Analog Ayrık Devrelerde Optimizasyon Filtre Devrelerinde Pasif Eleman Seçimi Problem Tanımı: Hedef kriterleri (köşe frekans ve kalite faktörü değerlerini) minimum hata ile sağlayacak, endüstriyel üretim serileri ile uyumlu eleman değerlerine sahip filtre devresi tasarımı Eleman Değerleri: (Üretim Serileri: E12, E24, E48, E96, E192) + (Dekat Aralığı : 1kΩ-1MΩ, 1nF-1µF) Geleneksel Yöntem: Eleman değerlerinin hesabı tasarım kriter formüllerine göre hesaplanır. Birbirine eşit seçilen bazı ayrık eleman değerlerine bağlı olarak elde edilen diğer değerler, üretim serisi değerleri ile örtüşmeyebilir. Devrenin performansı, seçilen en yakın tercih edilen değerlere bağlı olarak düşebilir ve hata değerinin artmasına sebep olur

12 Filtre Devrelerinde Pasif Eleman Seçimi VCVS Butterworth Aktif Filtre Tasarım Denklemleri :

13 VCVS Butterworth Aktif Filtre Tasarım Kriterleri : ω c1, ω c2 = 10k rad/sn Q 1 = 1/0.7654 Q 2 = 1/1.8478 Tasarım Denklemleri : Diren ç (Ω) Kapasite (pF) X100010000100000100010000100000 11k10k100k1nF10nF100nF 1.21.2k12k120k1.2nF12nF120nF 1.51.5k15k150k1.5nF15nF150nF 1.81.8k18k180k1.8nF18nF180nF 2.22.2k22k220k2.2nF22nF220nF 2.72.7k27k270k2.7nF27nF270nF 3.33.3k33k330k3.3nF33nF330nF 3.93.9k39k390k3.9nF39nF390nF 4.74.7k47k470k4.7nF47nF470nF 5.65.6k56k560k5.6nF56nF560nF 6.8 6.8k 68k 680k 6.8nF 68nF 680nF 8.28.2k82k820k8.2nF82nF820nF E12 serisine uygun ayrık eleman değerleri :

14 VCVS Butterworth Aktif Filtre Optimizasyonu ** ** Vural R.A. et al. (2012), “Performance Evaluation of Evolutionary Algorithms for Optimal Filter Design” IEEE Transactions on Evolutionary Computation, vol:16, issue:1, pp:135-147.  Tasarım kriterleri ve denklemleri, tasarım parametrelerinin alabileceği değer aralığı ve varsa tasarımcı tarafından yapılan diğer tanımlamalar ve kısıtlar optimizasyon programına tanıtılır.  Optimizasyon algoritması toplam hata değerini minimize edecek ayrık eleman değerlerini bulur.

15 Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon “Filtre Devrelerinde Pasif Eleman Seçimi” Analog Entegre Devrelerde Optimizasyon “CMOS İşlemsel Kuvvetlendirici Tasarımı” Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon “İşlevsel Lojik Devre Oluşturma” Sayısal Tümleşik Devrelerde Optimizasyon “Lojik Kapıların Boyutlandırılması” “FPGA Optimizasyonu” --Optimum Eleman Boyutlandırma Çalışmaları--

16 Analog Entegre Devrelerde Optimizasyon CMOS İşlemsel Kuvvetlendirici Tasarımı Problem Tanımı: Hedef kriterleri (güç tüketimi, kazanç, CMRR, PSRR, Faz marjini, vs…) ve tasarım parametre kısıtlarını sağlayacak, minimum MOS alanı kaplayacak işlemsel yükselteç tasarımı MOSFET W,L Değerleri: 100≥(W/L) 1..8 ≥2, (L 1..8 =2 µm), W>=2*L Spesifikasyonlar  Ortak Mod Bastırma Oranı (CMRR)  Giriş Ofset Gerilimi (V os )  Yükselme eğimi (SR)  Güç Tüketimi (P diss )  AC Karakteristikler ( A v, ω -3dB, f t, f -3dB )  Faz Marjini ( o )  Giriş Ortak Mod Aralığı (ICMR)  Güç Kaynağı Bastırma Oranı (PSRR)

17 İki katlı işlemsel kuvvetlendirici C c > (2.2/10)C L I d5 =C c *SR

18 Tasarım Denklemleri 1) Cc’nin minimum değerini belirle. C c > (2.2/10)C L 2) SR’i sağlayacak I d5 (I ss ) değerini belirle. I d5 =C c *SR 3) Farksal katın geçiş iletkenliği değerini kullanarak W 1 /L 1 (W 2 /L 2 )değerini bul 4) ICMR üst sınır değerini sağlayan minimum W 3 /L 3 (W 4 /L 4 ) değerini bul. 5) ICMR alt sınır değerini sağlayan minimum W 5 /L 5 (W 8 /L 8 ) değerini bul. 6) Denge koşullarına göre W 6 /L 6 değerini bul. 7) İstenen akım oranlarına göre (W 7 /L 7 ) değerini bul. 8) Hedef kazanç ve güç tüketimi değerlerinin sağlandığını kontrol et. 9) Tasarım parametrelerinin tam değerlerinin kullanıldığı CF { "@context": "http://schema.org", "@type": "ImageObject", "contentUrl": "http://images.slideplayer.biz.tr/3140457/11/slides/slide_17.jpg", "name": "Tasarım Denklemleri 1) Cc’nin minimum değerini belirle.", "description": "C c > (2.2/10)C L 2) SR’i sağlayacak I d5 (I ss ) değerini belirle. I d5 =C c *SR 3) Farksal katın geçiş iletkenliği değerini kullanarak W 1 /L 1 (W 2 /L 2 )değerini bul 4) ICMR üst sınır değerini sağlayan minimum W 3 /L 3 (W 4 /L 4 ) değerini bul. 5) ICMR alt sınır değerini sağlayan minimum W 5 /L 5 (W 8 /L 8 ) değerini bul. 6) Denge koşullarına göre W 6 /L 6 değerini bul. 7) İstenen akım oranlarına göre (W 7 /L 7 ) değerini bul. 8) Hedef kazanç ve güç tüketimi değerlerinin sağlandığını kontrol et. 9) Tasarım parametrelerinin tam değerlerinin kullanıldığı CF

19 2 Katlı İşlemsel Yükselteç Tasarım Kriterleri : SR≥10V/µs (CL=10pF) f t ≥ 3MHz (CL=10pF) Av> 1000 V/V -1.5V≤ ICMR≤2V P diss ≤2.5mW Area ≤ 300µm 2 Toplam MOS Transistör Alanı : CF Bileşenleri BilgiGiriş/Çıkış V dd, V ss  Tasarımcı tarafından belirlenir.  Fabrikasyon teknolojisine bağımlı (TSMC 0.35 µm) GİRİŞ V tn, V tp µ n C ox, µ p C ox λ n, λ p C c,C L  Optimizasyon algoritması, spec’leri sağlayacak minimum alana sahip devrenin MOS boyutlarını verir. ÇIKIŞ (W/L) 1..8 ftft V IC(max), V IC(min) SR P diss AvAv Algoritma Giriş Çıkış Bilgileri

20 Vektörel Bilgi: x = [SR, C L, A v,f t,V icmin, Vi cmax, P diss ] Toplam Alan

21 İşlemsel Kuvvetlendirici Optimizasyonu ** Two-stage Operational Amplifier Design Criteria SpecificationsConvex Optimization PSO (SPICE Simulator) [**] Output Capacitance (pF)103 Slew Rate (V/ µ s) 1088 11.13 Power Dissipation ( µ W) 250050002370 Phase Margin ( o )>4560 66.55 Unity Gain Bandwidth (MHz)386 5.32 Gain (dB)> 6089.263.8 Vic min (V)-1.5--0.8 Vic max (V)2-1.75 CMRR (dB)> 6092.583.74 PSRR + (dB)>7011678.27 PSRR - (dB)>7098.493.56 Total Area (m 2 )<3x10 -10 82x10 -10 2.65x10 -10 ** Vural R.A., Yildirim T., (2012), “Analog Circuit Sizing via Swarm Intelligence”, (Article In Press), AEU - International Journal of Electronics and Communications, Elsevier.

22 Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon “Filtre Devrelerinde Pasif Eleman Seçimi” Analog Entegre Devrelerde Optimizasyon “CMOS İşlemsel Kuvvetlendirici Tasarımı” Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon “İşlevsel Lojik Devre Oluşturma” Sayısal Tümleşik Devrelerde Optimizasyon “Lojik Kapıların Boyutlandırılması” “FPGA Optimizasyonu” --Optimum Eleman Boyutlandırma Çalışmaları--

23 Sayısal Ayrık Devrelerde Optimizasyon Lojik fonksiyonu karmaşık, giriş ve çıkış sayısı büyük tasarımlarda, Karnaugh haritası gibi yöntemler kullanılmaz. Basit donanımsal gerçeklemeler için fonksiyonu yerine getirecek minimum sayıda lojik kapı içeren kombinezonsal devreler tercih edilir. İşlevsel Lojik Devre Oluşturma

24 İşlevsel Lojik Devre Oluşturma (2) ** P. Moore and G. K. Venayagamoorthy, (2006)"Evolving digital circuits using hybrid particle swarm optimization and differential evolution," Int. Journal of Neural Syst., vol. 16, no. 3, pp. 163-177. GA PSO DEPSO

25 İşlevsel Lojik Devre Oluşturma (3)** ** P. Moore and G. K. Venayagamoorthy, (2006)"Evolving digital circuits using hybrid particle swarm optimization and differential evolution," Int. Journal of Neural Syst., vol. 16, no. 3, pp. 163-177.

26 Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon “Filtre Devrelerinde Pasif Eleman Seçimi” Analog Entegre Devrelerde Optimizasyon “CMOS İşlemsel Kuvvetlendirici Tasarımı” Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon “İşlevsel Lojik Devre Oluşturma” Sayısal Tümleşik Devrelerde Optimizasyon “Lojik Kapıların Boyutlandırılması” “FPGA Optimizasyonu” --Optimum Eleman Boyutlandırma Çalışmaları--

27 Sayısal Entegre Devrelerde Optimizasyon Lojik Kapıların Boyutlandırılması-1 ** Optimizasyon Problemi ** S. P. Boyd, S.J. Kim, D. D. Patil, and M. A. Horowitz, (2005) “Digital circuit optimization via geometric programming,” Operations Reserach., vol. 53, no. 6, pp. 899–932.

28 Lojik Kapıların Boyutlandırılması-2** Klasik çok girişli lojik kapılar, çıkışta değişime sebep olan girişe bağlı olmaksızın aynı giriş çıkış gecikmesine sahip olacak şekilde tasarlanır. Aktif güç tüketimini minimize etmek için Değişken Giriş Gecikmesine (VID) sahip lojik kapılar tercih edilir. Bu kapılar farklı giriş-çıkış yolları için farklı gecikmeler sağlar. Kapı içindeki herhangi iki yol arasındaki en yüksek gecikme farkı : “u b ” ** T. Raja, V. D. Agrawal, and M. L. Bushnell, (2006), "Transistor sizing of logic gates to maximize input delay variability," Journal of Low Power Electronics, vol. 2, no. 1, pp. 121-128

29 Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon “Filtre Devrelerinde Pasif Eleman Seçimi” Analog Entegre Devrelerde Optimizasyon “CMOS İşlemsel Kuvvetlendirici Tasarımı” Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon “İşlevsel Lojik Devre Oluşturma” Sayısal Tümleşik Devrelerde Optimizasyon “Lojik Kapıların Boyutlandırılması” “FPGA Optimizasyonu” --Optimum Eleman Boyutlandırma Çalışmaları--

30 FPGA Mimarisi Programlanabilir mantık blokları (CLB), ara bağlantılar içerisine gömülü şekilde bulunur. Programlanabilir mantık bloklarının yapılandırılması ve bu bloklar arasındaki iletişim ara bağlantılar sayesinde gerçekleşir. Giriş çıkış blokları, ara bağlantılar ile bütünleşmiş devrenin paket bacakları arasındaki ilişkiyi sağlar.

31 FPGA Optimizasyonu Yerleşim Problemi: Lojik blokların fiziksel düzenlenmesidir. FPGA performansını belirler. Yönlendirme Problemi: CLB I/O Bloklar ile metal hatların arabağlantı işlemidir. Gecikmelerin minimize edilmesi gerekir.

32 PSO Tabanlı FPGA Yerleşimi ve Yönlendirmesi** Xilinx FPGA üzerindeki 4 bit ALU uygulaması 196 CLB: 14x14matris / ALU uygulaması için 13 CLB kullanılıyor. PSO, CLBler arasındaki bağlantı uzunlarını minimize etmiştir. İlk Durum Son Durum ** Venu G. Gudise, Ganesh K. Venayagamoorthy. (2004) “FPGA Placement and Routing Using Particle Swarm Optimization”, Proc. of IEEE Computer Soc. Ann. Symp. on VLSI, pp.307-308.

33 Sorularınız …. Yrd. Doç. Dr. Revna ACAR VURAL Elektronik ve Haberleşme Müh. Böl. Elektronik A. B. D racar@yildiz.edu.tr


"Elektronik Devrelerin Optimizasyonu Yrd. Doç. Dr. Revna ACAR VURAL 15.04.2014." indir ppt

Benzer bir sunumlar


Google Reklamları