Sunum yükleniyor. Lütfen bekleyiniz

Sunum yükleniyor. Lütfen bekleyiniz

ISE Yazılım Akışı FPGA Tasarım Ortamı. 2 Yazılım bir fark oluşturur Malzeme eğer onu kullanabiliyorsan değerlidir. Tasarım araçları CPLD’den yüksek kapasiteli.

Benzer bir sunumlar


... konulu sunumlar: "ISE Yazılım Akışı FPGA Tasarım Ortamı. 2 Yazılım bir fark oluşturur Malzeme eğer onu kullanabiliyorsan değerlidir. Tasarım araçları CPLD’den yüksek kapasiteli."— Sunum transkripti:

1 ISE Yazılım Akışı FPGA Tasarım Ortamı

2 2 Yazılım bir fark oluşturur Malzeme eğer onu kullanabiliyorsan değerlidir. Tasarım araçları CPLD’den yüksek kapasiteli FPGA’lere kadar bütün ürünleri desteklemelidir. Kullanılan yazılım – Tasarım sürecini kısaltabilir – Elinizdeki malzeme ile uyumlu olmalıdır.

3 3 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

4 4 Foundation Series ISE Foundation Series ISE (Integrated Software Environment) PC platformu için: Win2000, WinXP ve NT4.0 UNIX platformu için: HP ve Solaris

5 5 Çeviri Haritalama Yerleştirme & Döndürme Xilinx Tasarım Akışı Plan & BütçeHDL RTL Simülasyonu Sentezleme (Netlist için) Fonksiyonel Simülasyon Bit dosyasını oluşturma Son Zamanlama Bilgileri Zamanlama Simülasyonu Gerçekleştirme Şematik/Kod Oluşturma

6 6 Gelişmiş Tasarım Yönetimi project navigator arayüzü ile Unix & PC platformlarına uygun Dosyalarla ilgili tüm işlemler Otomatik tasarım akışı – Giriş – Sentezleme – Gerçekleştirme – Simülasyon – Programlama

7 7 Son teknoloji ürün kategorileri ISE avantajları bütün ürünlerde ve tasarım boyutlarında görülebilir Ürün Desteği

8 8 İşlemler ve Araçlar  Bazı araçlar farklı isimler altında birkaç kez listelenebilir. Adım 1:Tasarım Adım 2: Netlist oluşturmak için Sentezleme Adım 3: Tasarım gerçekleme Adım 4: Konfigürasyon

9 9 İçeriğe Duyarlı Akış  Sadece ilgili işlemler kullanıcıya gösterilir  Herhangi bir kaynak için bir sonraki adım kullanıcıya belirtilir HDL Modülü Seçili HDL Modülü Seçili HDL Test Bench Seçili HDL Test Bench Seçili Geçerli işlemler Sentezleme ve P&R Sadece HDL Simülasyon işlemi mümkündür

10 10 ISE Menü İşlem Akışı İstenilen sonuç dosyası seçilir– bütün gerekli işlemler ve ona bağlı adımlar sonucu üretmek için otomatik olarak çalıştırılır Sonuca ulaşmak için üç basit işlem adımı 2 Üst seviye seçimi 1 Dosya ekleme İstenen sonuç için çift tıklayın 3

11 11 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

12 12 Lab 1: ISE Tasarım Akışı ISE tasarım akışına giriş – FPGA tasarım akışına basit bir sayıcı tasarımıyla başlangıç adımı – Üretilen bit dizisini Digilab D2E-DIO1 birleşik geliştirme kartına yükleme

13 13 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

14 14 Tasarım Giriş Plan & Bütçe: Tasarım Planlama modülüne bakınız İki tasarım giriş metodu: HDL yada şematik – Architecture Wizard ve Core Generator modülleri tasarımı oluşturmak için kullanılabilir Bir Xilinx FPGA ürününü programlamak için, hangi metot kullanılırsa kullanılsın, EDIF netlist dosyası üretecek bir araca ihtiyaç vardır. – En çok kullanılan sentezleme araçları: Synplify, Leonardo Spectrum, FPGA Compiler II ve XST Tasarımı simüle ederek istendiği gibi çalıştığını görebilirsiniz. Plan & Bütçe Şematik/Kod Oluşturma HDL RTL Simülasyonu Sentezleme (Netlist için) Fonksiyonel Simülasyon...

15 15 Şematik Kaynak Dosyası Yeni bir şematik kaynak oluşturun: Project  New Source  Schematic Gerekli malzemeler “Xilinx Unified Libraries” altındadır HDL kelimeleri şematik çizimde kullanılamaz Birleşik malzemelerin bütün giriş pinleri bağlı olmalıdır – Bütün giriş ve çıkışlarda kullanılmayan pinleri GND ya da VCC elemanlarına bağlayın

16 16 Seçenekler ve Semboller Malzemeler kategorilere ayrılır Sembolün kendisi ‘Symbols’ kutusunda gözükür Kolay arama için ‘Symbol Name Filter’ Yöneltme – 0, 90,180 ve 270 derece döndürme – 0, 90, 180 ve 270 derece yansıtma ve döndürme ‘Options’ hangi fonksiyonun seçili olduğuna bağlıdır – Örneğin, bir bağlantı ismi ekliyorsanız, bağlantı ismi seçeneği gösterilir

17 17 HDL Kaynak Dosyası HDL kaynak dosyası çeşitleri: – VHDL lojik tanımlama (.vhd uzantılı) – Verilog lojik tanımlama (.v uzantılı) – ABEL-HDL lojik tanımlama (.abl uzantılı) Bu kaynak dosya çeşitleri seçildikten sonra tasarım kodlarını girebileceğiniz bir metin editörü açılır.

18 18 Xilinx Çekirdek Üreteci System GUI Çekirdek tipi, versiyon, ürün desteği ve üretici firma Çekirdekler; fonksiyon, üretici firma veya ürün sınıfı olarak düzenlenir

19 19 Çekirdek Yapılandırma Penceresi ‘Parameters’ çekirdeği yapılandırmanızı sağlar ‘Contact’ üretici firma hakkında bilgi verir Ürün Kataloğuna erişim ‘Core Overview’ versiyon bilgisini ve kısa bir fonksiyonel açıklamayı sunar

20 20 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

21 21 Lab 2: ECS ECS (Engineering Capturing System)’ye giriş – Şematik çizim oluşturma işlemine başlamak – Çekirdek üretecini (Core Generator) kullanarak parametreleri değiştirilebilen fonksiyonlar üretmek

22 22 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

23 23  ISE aşağıdaki yazılımlara dahili arayüzler sunar:  Mentor Leonardo Spectrum  Synplicity Synplify/Pro  Sentezleme ve çapraz-incelemenin her ikisini de içeren  Alliance ile desteklenen FPGA Compiler II  ISE Foundation basit bir sentezleme aracına sahiptir:  Xilinx Synthesis Technology (XST) 5.1i Sentezleme Seçenekleri

24 24 XST Akış Gerçekleştirme araçlarına Sentezleme Rapor Dosyası Sentezleme Teknolojiye Özel Optimizasyon Desteklenen Ürünler: Virtex XC9500 Virtex-E XC9500XL Virtex-II XC9500XV Virtex-IIPro CoolRunner Spartan-II CoolRunner-II Spartan-IIE Sınırlamalar VHDLVerilog.LOG.NGC ISE 5.1i PC & WS

25 25 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

26 26 Xilinx Gerçekleştirme Bir netlist dosyası üretildikten sonra, tasarımı gerçekleştirebilirsiniz Gerçekleştirmenin birçok çıktıları vardır: – Raporlar – Zamanlama simülasyon dosyası – Yerleşim planı dosyaları – FPGA Editor dosyaları – ve daha fazlası! Çeviri Haritalama Yerleştirme & Döndürme Gerçekleştirme

27 27 Gerçekleştirme nedir? “Yerleştirme & Döndürme” işleminden daha fazla Gerçekleştirme birçok safha içerir: – Çeviri: Farklı tasarım dosyalarını tek bir netlist dosyasına dönüştürür – Haritalama: Netlist içindeki lojik sembolleri (kapıları) fiziksel parçalar halinde gruplar (CLB ve IOB gibi) – Yerleştirme & Döndürme: Malzemeleri chip üzerine yerleştirir, onları birbirine bağlar ve zamanlama bilgilerini raporlar. Her bir safhada diğer Xilinx araçlarında da kullanılabilecek dosyalar üretilir (örneğin Floorplanner, FPGA Editor, XPower, Multi-Pass Place & Route gibi)

28 28 Gerçekleştirme Her bir gerçekleştirme safhası mümkün olan alt araçlar ve alt işlemleri görebilmek için genişletilebilir. – Çeviri Post-translate simülasyon modeli oluşturur – Haritalama Yerleşim planı FPGA Editor ile manuel olarak yönlendirme – Yerleştirme & Yönlendirme Statik zamanlama Floorplanner, yerleşmiş tasarımı görme FPGA Editor, yönlendirilmiş tasarımı görme Güç analizi

29 29 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

30 30 Yükleme Bir tasarım gerçekleştirildikten sonra, FPGA elemanının anlayabileceği bir dosya oluşturulmalıdır – Bu dosyaya bit dizisi (Bit stream) adı verilir (.bit uzantılı) BIT dosyası FPGA elemanına direk olarak yüklenebilir, yada programlama bilgisini saklayacak bir PROM dosyasına dönüştürülebilir.

31 31 FPGA programlama Bir FPGA’yi programlamak için iki yol vardır: – Bir PROM elemanı vasıtasıyla PROM programlayıcının anlayabileceği bir dosyanın üretilmesi gerekir – Bilgisayardan direk olarak iMPACT konfigürasyon aracını kullanarak

32 32 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

33 33 RTL Viewer Arayüzü  Tasarım bütünlüğü ve tasarım hızında oluşan hataları bulmaya yardım eder.

34 34 Yapı Sihirbazı Karmaşık malzemelerin tasarımını kolaylaştırır – HDL dosyalarını ve.ucf dosyalarını üretir Destekledikleri: – DCM (Digital Clock Manager) – RocketIO TM transceiver ünitesi Kanal ekleme dahil

35 35 Dosyalar.dia uzantılıdır Bu dosya tipi seçilirse StateCAD arayüzünü çalıştıracaktır Durum Diyagramları Oluşturma

36 36 1) Çoklu Clock ve/veya Asenk. Sinyal Desteği seçimini yapın HDL Bencher Arayüzü Çoklu Clock ve Asenkron Sinyal Desteği 3) Clock ile sinyalleri eşleştirin veya Asenkron olarak atayın 2) İstediğiniz Clock türünü seçin

37 37 HDL Bencher Arayüzü Çoklu Clock ve Asenkron Sinyal Desteği 4) Her bir Clock için süreyi belirtin 5) Dalga şekillerini tespit edin

38 38 Tasarım Kazancı Küçük değişiklikleri hızlıca yapın! – Sadece değiştirilen modülü yeniden gerçekleştirir – Yerleştirme ve Yönlendirmeyi korur – HDL hiyerarşisi sınırları boyunca zemin yerleşim planı ile kolay tanımlama – HDL tasarımları ile çalışabilme hiyerarşi üzerinden optimize etmeyin – Daha fazla işlem – Daha fazla tekrarlanabilen sonuçlar

39 39 PACE pin ve alan atamalarını kolaylaştırır – PACE (Pinout and Area Constraints Editor) – Hatlar ve standart çıkışlar için gruplar oluşturur – Renklerle kodlanmış kümeler – ‘Tut ve Çek’ ile pin atamaları – İnteraktif DRC (Design Rule Check) – Otomatik ayrılmış I/O eşleşmesi – Alan hesaplamaları için lojik kapasite ölçüsü

40 40 Kısıtlamaları Geliştirme Sihirbazı Boştaki hatlara nasıl kısıtlamalar ekleneceği hususunda tavsiyelerde bulunur

41 41 Data2BRAM Donanım ve yazılımı tek bir FPGA bit dizisinde birleştirir –FPGA + Mikroişlemci çözümlerine imkan tanır BRAM içeriğini doğrudan değiştirme imkanı sunar –Tasarımı tekrar gerçekleştirmeye göre 100 kat daha hızlıdır Verilerin BRAM adres bölgesine yerleştirilmesini kolaylaştırır –Veriyi tek bir dosyadan birçok BRAM hafızasına çaba harcamadan dağıtır FPGA Flow SW Flow +

42 Presentation Name 42 Ana Başlıklar ISE yazılımına giriş Lab 1: ISE tasarım akışı Tasarım giriş Lab 2: ECS Sentezleme Gerçekleştirme Yükleme Özellikler Özet

43 43 Özet Xilinx tasarım süreci sadece 4 adımdan oluşur: tasarım, sentezleme, gerçekleştirme, biçimlendirme Xilinx tasarım sürecinin tamamı ISE Project Navigator yazılımı ile gerçekleştirilebilir


"ISE Yazılım Akışı FPGA Tasarım Ortamı. 2 Yazılım bir fark oluşturur Malzeme eğer onu kullanabiliyorsan değerlidir. Tasarım araçları CPLD’den yüksek kapasiteli." indir ppt

Benzer bir sunumlar


Google Reklamları