Sunum yükleniyor. Lütfen bekleyiniz

Sunum yükleniyor. Lütfen bekleyiniz

VHDL EĞİTİMİ Hazırlayan : Erman Üret. GİRİŞ 1986 da IEEE standardı olmuş 1993 de bugünkü halini almıştır. “Very high speed integrated circuit hardware.

Benzer bir sunumlar


... konulu sunumlar: "VHDL EĞİTİMİ Hazırlayan : Erman Üret. GİRİŞ 1986 da IEEE standardı olmuş 1993 de bugünkü halini almıştır. “Very high speed integrated circuit hardware."— Sunum transkripti:

1 VHDL EĞİTİMİ Hazırlayan : Erman Üret

2 GİRİŞ 1986 da IEEE standardı olmuş 1993 de bugünkü halini almıştır. “Very high speed integrated circuit hardware description language”’ın kısaltılmasıdır. VHDL kodu genellikle Entity, Package / Architecture, Package Body ve Process kısımlarından oluşur. Her VHDL kodu bir yada daha fazla kütüphane dosyası içerir. Case sensitive bir dil değildir ancak dile özel kelimelerin büyük harfle yazılması önerilir.

3 ENTİTY Entity: Modülün dış dünya ile olan bağlantılarını içerir. “PORT();” ifadesi giriş çıkışların yönünü sayısını ve türünü belirtmekte kullanılır. Böylece modüle olan giriş çıkışlar belirtilir. Bir “entity” birden fazla “architecture” ’ a sahip olabilir. Entity bir architecture a sahipse ikisine de aynı ismi vermek okunabilirliği arttırır.

4 ENTİTY ÖRNEK Entity ismi Bir bitlik giriş ve çıkışlar Bu satır ile entity bitiriliyor “std_logic” olarak Da tanımlanabilir

5 ARCHITECTURE Architecture: Entity ‘de belirtilen kısımların davranışlarının belirlendiği yerdir. BEGIN – END komutları arası paralel (concurent) olarak işlenir. “<=” sinyalleri eşitlemekte kullanılır. “ := ” değişkenlere değer atamalarında kullanılır. VHDL ‘de sürücü (driver) mantığı vardır. Bir sinyalin sürücü değeri değişmedikçe yeni atama yapılmaz “a <= b” b sinyali a sinyalinin sürücü sinyaldir. “AFTER 0.5 NS” atamadan sonra yazılabilir, atamanın ne zaman yapılacağını belirtir.

6 ARCHITECTURE ÖRNEK Sinyal tanımlaması Architecture ismi Bu satır ile entity bitiriliyor Bağlı olduğu entity ismi

7 PROCESS İFADELERİ Process: 3 ana kısımdan oluşur Duyarlılık listesi İfadeler İşlemler Duyarlılık listesindeki elemanlarda herhangi bir değişiklik olmadıkça içerisindeki işlemler gerçekleştirilmez. Process ifadelerinde işlemler diğer programlama dillerinde olduğu gibi sıralı (sequential) işenir.

8 PROCESS ÖRNEK

9 VHDL TANIMLAMA VHDL ile tasarımını yapacağınız modülü birden fazla şekilde tanımlayabilirsiniz. Tanımlamayı ne şekilde yapacağınız (Architecture kısmı için) tecrübe ve ihtiyaçlara göre belirleniyor. Temel tanımlama türlerinden bazıları; Structural (yapısal) Behavioral(Davranışsal) Bu tanımlama türlerinden yapısal olanda şematik tasarım gibi parçalar birleştiriliyor. Davranışsal olanda ise parçaların davranışları bildiriliyor ve vhdl bu davranışlara göre parçaları modelliyor.

10 STRUCTURAL (YAPISAL) DİZAYN Sinyal tanımlamaları begin bloğunun üzerinde yapılıyor

11 CONFIGURATION Configutation anahtar sözcüğü bir entity için birden fazla architecture kullandığımızdan ne zaman ve hangi durumlarda hangi architecture ‘ın kullanılacağını seçmemize olanak tanıyor.

12 AND KAPISI library IEEE; use IEEE.std_logic_1164.all; entity AND _2 is Port ( A : In STD_LOGIC; B : In STD_LOGIC; Q : Out STD_LOGIC ); end AND _2; architecture BEHAVIORAL of AND _2 is begin Q <= A and B; end BEHAVIORAL;

13 4 – 1 SEÇİCİ Bu kod sıralı işlense hata verir. “sel” ataması yapılmadan kullanılıyor.

14 PRIMITIVES & TEMPLATES VHDL ve verilog dilinde bazı önceden tanımlı yapılar vardır. Bu yapılar kütüphane dosyalarında saklanabilecekleri gibi kullanıcılar tarafından da oluşturulabilirler. Örneğin “and - or” gibi yapılar primitive yapılarıdır. Kod yazımı tamamlandığında derleme aşamasında kompiler bizim yazdığımız yapıların yerine optimize edilmiş uygun primitive leri yerleştirebilir. Bu bir sorun teşkil etmez. Bunun dışında ISE yazılımında “language templates” adındaki bölümde kullanılan dille ve fpga ile ilgili hazır yapılarda bulunmaktadır. Kullanıcılar kendi kodlar ile de kütüphane oluşturabilir.

15 GECİKMELER VHDL ‘de transport(taşıma) ve inertial gecikmeler olmak üzere 2 çeşittir. A <= B AND C; Satırı simulasyonda hemen gerçekleşse de gerçekte belirli bir zaman almaktadır. Transport gecikmesi inertial gecikmesine göre çok küçüktür ve yoksayılabilir. Sistemin gerçek modellemesinde bu gecikmeler koda eklenmelidir. A <= B AND C AFTER 10 NS; // şeklinde yapılabilir.

16 GECİKMELER ÖRNEK Simülasyon için delta delay yapılabiliyor

17 SÜRÜCÜLER Bir sinyal bir tek sürücü tarafından sürülmelidir. Eğer birden fazla sürücüye ihtiyaç varsa “resolution function” yazılmalıdır. Yukarıdaki örnekte “a” sinyali iki farklı sürücü tarafından kontrol ediliyor. Derleyici otomatikman “b” sinyalini “c” sinyaline bağlayacak.

18 SÜRÜCÜLER ÖRNEK Yukarıdaki örnekte doğru gibi görünse de q sinyali birden fazla sürücünün etkisinde, bir satır değer yüklese bile diğer satırlar “0” yüklüyor!!!

19 GENERIC Generic anahtar sözcüğü entity ye bir bilgi aktarmak için kullanılır. Entity içerisinde tanımlanır ve kullanılacak modüle “Generic map” komutu ile map edilir. Kullanılacak değerler aynı olduğunda “C” dilindeki “#define” ön işlemci komutuna benzer işlem yürütür.

20 GENERIC ÖRNEK

21 BLOCK YAPILARI Block: bu anahtar sözcük kullanılarak tasarım bloklar halinde tasarlanabilir. Block içindeki ifadeler block içerisinde görülebilir durumdadır. “C” ve “C#” dillerinde olduğu gibi sinyallerin de bir yaşam süreçleri – alanları vardır. Architecture daki sinyallere blocklar ulaşabilir ancak bloklar içinde tanımlanmış sinyallere dışarıdan erişilemez. İç içe geçmiş bloklarda her alt block üst bloklarının sinyallerine ulaşabilirken alt bloklara ulaşamaz.

22 Sinyal tanımlamaları herzaman “begin” anahtar sözcüğünden önce yapılıyor!!! Oluşturulmuş paket kullanılıyor

23 BLOCK YAPILARI Yukarıdaki örnekte Alu bloğu dışındakiler bu blokta tanımlanmış sinyallere ulaşamazlar. Farklı yaşam alanları olan iki sinyal aynı isime sahip olabilir ancak bu tavsiye edilmez (okumayı zorlaştıdığından). Bir block başka bir bloğu içerebilir. Guarded block ta ise “BLOCK” anahtar sözcüğünün yanındaki boolean ifadenin değeri doğru ise “GUARDED” anahtar sözcüğü ile belirtilen ifadeler işleniyor. Değer yanlış ise bu ifadeler işlenmiyor. Tasarımı ne kadar küçük bloklara bölersek tasarımın kontrolü ve yönetilmesi o kadar kolaylaşır.

24 GUARDED BLOCK

25 PROCESS Architecture  Paralel işleme (concurrent) Process  Seri - sıralı işleme (squential) Architecture bloğunun içine birden fazla process konulursa bu process ler kendi içlerinde seri çalışırken dışarıda parallel çalışırlar. Process bloğunda sıralı işlemlerden “CASE”, “IF ELSE”, “LOOP” komutları kullanılabilir. Process blokları bir sensivity (duyarılık) listesine yada “wait” komutuna sahip olmalıdır.

26 PROCESS Process bloğu bir duyarlılık listesine sahipse içerisindeki sıralı kodlar yalnızca bu duyarlılık listesindeki sinyallerde bir değişiklik olduğunda tekrar işlenir. Yukarıda bahsedilen nedenden dolayı process bloğuna input olacak her sinyal sensivity list e eklenmelidir.

27 PROCESS ÖRNEĞİ “USE” anahtar sözcüğü ile koda vhdl Paketleri eklenebilir.

28 SİNYAL VE DEĞİŞKEN Değişkene yapılan atama herhangi bir süre gerektirmezken bir sinyale yapılan atamalar belirli bir süre gerektirir. Bu bazı durumlarda hatalara neden olabilir. Sonraki slaytta değişken kullanılması gerekirken sinyal kullanıldığında yanlış sonuç elde edilir. Hatalı durumda process bloğuna girildiğinde “muxval” değerinde “garbage” bir değer vardır ve yeni değer process bloğu bittiğinde yüklenir. Bu da hatalı değerlerin hesaplanmasına neden olabilir.

29

30 IF – ELSE – ELSIF

31 CASE “OTHERS” anahtar sözcüğü ile olabilecek tüm olasılıklar kapsanıyor Kod yazarken buna dikkat edilmeli.

32 LOOP KOMUTLARI VHDL loop index değişkenine yapılan atamalara izin vermez. İndex değişkeninin tanımlanmasına gerek yoktur.

33 NEXT “NEXT” anahtar sözcüğü o anki iterasyonu başa döndürür. İndex değişkeni arttırılır.

34 EXIT “EXIT” anahtar sözcüğü o an işlenen loop dan çıkmayı sağlar. İç içe loop ta sadece alt loop tan çıkmaya yarar. EXIT “loop name” WHEN (i<10);

35 ASSERT “Report” ve “Severity” ile kullanılır. Sentezleyiciler bu kodu dikkate almaz. İfade yanlış olduğunda hata mesajı veriyor!!!

36 WAIT Sıralı programın duraksatılmasına imkan tanır Squential logic oluşturulabilir. Alttaki kodda senkron bir reset sinyalinin oluşturulması verilmiştir.

37 WAIT “wait on” yanında verilen sinyal yada değişkenlerde değişiklik olana kadar bekleme yapar “wait until” yanında verilen ifade doğru değer verene kadar bekleme yapar. “wait for” yanındaki zaman tanımlaması kadar bekleme yapar. “wait” ifadeleri birlikte de kullanılabilir.

38 WAIT Deadlock(sonsuz döngü) ‘a giriyor

39 “Wait” için bir time-out belirlemiş olduk

40

41 WAIT VE DUYARLILIK LİSTESİ Aynı ifadeler. Sona eklenen “wait” ifadesi duyarlılık listesi ile aynı görevi üsleniyor.

42 PARALEL ATAMA PROBLEMİ Alttaki kodda “sel” değerini direk “0” olarak okuyamıyoruz.

43 PARALEL ATAMA Aralara “0”değerlikli gecikme de girsek artık kod çalışacak çünkü aralara girilen kodlar atamaların yapılabilmesini sağlıyor. Bu problemden kurtulmanın başka bir yolu da daha önce gördüğümüz sinyal yerine değişken kullanmaktır.

44 PASİVE PROCESS ‘LER Entity içerisine yazılırlar. Sinyal ataması içermezler. Giriş kontrolü ve veri ayarlamaları için kullanılırlar. Sonraki slaytta bir d flip flop için veri düzenlemesi yapan bir pasive process kullanımıştır.

45

46 DATA TÜRLERİ VHDL objeleri aşşağıdaki 3 türden birine dahildir; Sinyal: Bağlantı kablolarını simgeler Variable: Yerel geici veri deposudur. Sadece process içerisinde görülebilir. Constant: Sabit değerleri tutmakta kullanılır.

47 İLERİ VHDL KONULARI Veri türleri ve kullanımı Alt programlar, fonksiyonlar, prosedürler ve paket kullanımı Attributes Konfigürasyonlar Overloading Text dosyası kulanımı ……

48 Dinlediğiniz için teşekkür ederim.


"VHDL EĞİTİMİ Hazırlayan : Erman Üret. GİRİŞ 1986 da IEEE standardı olmuş 1993 de bugünkü halini almıştır. “Very high speed integrated circuit hardware." indir ppt

Benzer bir sunumlar


Google Reklamları