Doç.Dr. Ahmet ÖZMEN Sakarya Üniversitesi

... konulu sunumlar: "Doç.Dr. Ahmet ÖZMEN Sakarya Üniversitesi"— Sunum transkripti:

1 Doç.Dr. Ahmet ÖZMEN Sakarya Üniversitesi
İLERİ SAYISAL SİSTEM TASARIMI VE SENTEZLEME 3. Hafta: Verilog – Kombinaslyonel Lojik Doç.Dr. Ahmet ÖZMEN Sakarya Üniversitesi

2 Basit Kombinasyonel Lojik Örneği

3 Verilog wire Ve register Veri Objeleri
Eş Zamanlı İfadeler always ifadesi Sürekli atama - assign Verilog wire Ve register Veri Objeleri Wire – net, iki sinyali birbirine bağlar - wire clk, en; - wire [15:0] a_bus; Reg – register, değerini prosedürel bir atama ifadesinden diğerine kadar tutar Fiziksel bir register anlamına gelmemektedir – kullanıma bağlı değişir - reg [7:0] b_bus; Bağlama { , } assign c_bus[3:0] = b_bus[7:4]; assign c_bus[5:0] = {b_bus[7], a_bus[6:3], 1’b0};

4 İç Kablolar İç kablo oluşturma

5 Ardışık İfadeler - Bir always ifadesi içinde bulunur
if ifadeleri (endif yok) case ifadeleri (endcase) for, repeat while döngü ifadeleri Not : Ardışık ifadeleri engellemek için begin ve end kullanın

6 Decoder – always ifadesi ile
2 to 4 decoder with enable always ifadesi kullanarak duyarlılık listesiyle kombinasyonel lojik – olay kontrol operatörü – begin .. end blok ifadesi – Not: y için reg

7 Decoder – CASE ifadesi ile
CASE bu tip dizaynlar için daha iyi – öncelik yok – Tamamen aynı lojik üretildi

8 Decoder – 3 to 8, CASE ile

9 MUX örneği Şart operatörüyle örnek multiplexer
Hedef sinyalden farklı değerleri seçer Öncelik seri halinde şart ifadeleri ile ilişkilendirilmiş if ifadesine benzer

10 Mux – CASE ifadesi ile

11 Verilog’da Flip-floplar
D-tipi

12 JK-Flip-Flobu