Sunuyu indir
Sunum yükleniyor. Lütfen bekleyiniz
YayınlayanDerya Şanlı Değiştirilmiş 5 yıl önce
1
1 Açık sistem: Va:Kontrol girdisi f2:Dış etki V2:Cevap Kontrol girdisinden cevaba transfer fonksiyonu: Dış etkiden cevaba transfer fonksiyonu: Düzgün rejim (steady-state/ statik) durumu: D1= Cevapta 1 birimlik değişim isteniyorsa: Va şiddetinde adım girdi, V2(t)=? (Geçiş rejimi/ transient cevap) Dış etkide 1 birimlik değişim: V2=1600/ = % sapma
2
Vr:Kontrol girdisi f2:Dış etki V2:Cevap
P, PI, PD, PID kontrol Kapalı sistem: Vr:Kontrol girdisi f2:Dış etki V2:Cevap
3
3 Kp=100 Düzgün rejim (steady-state/ statik) durumu: D= Kp Cevapta 1 birimlik değişim isteniyorsa: Vr=1 V2=96000Kp/( Kp)= Düzgün rejim hatası: = % 0.11 Vr 1 şiddetinde adım girdi, V2(t)=? (Geçiş rejimi/ transient cevap) Dış etkide 1 birimlik değişim: V2=1600/( Kp= %
4
4 Kapalı sistem: Düzgün rejim (steady-state/ statik) durumu: D=96000Ki Cevapta 1 birimlik değişim isteniyorsa: Vr=1 V2=96000Ki/(96000Ki)=1 Düzgün rejim hatası: 1-1= % 0 Vr 1 şiddetinde adım girdi, V2(t)=? (Geçiş rejimi/ transient cevap) Dış etkide 1 birimlik değişim: V2= 0 = % 0
5
5 dt=0.001;tson=0.7; t=0:dt:tson; kp=100;ki=50; nh=96000*[100,ki];dh=[71.32, , ,96000*ki] tfh=tf(nh,dh);[c,t]=step(tfh,t); plot(t,c), max(c)
6
Kontrol sistemi tasarım kriterleri:
Kararlı Düzgün rejim hatası ess=1-css → 0 Dış etkiye duyarlılık [css]d → 0 Aşma , tipik % 5, sönüm 0.7 Düzgün rejime ulaşma zamanı tss (Uygulamaya bağlı) İlk aşamada P kontrol, kararlılık, ess, [css]d Gerekirse PI kontrol, düzgün rejim hatasını düzeltir Gerekirse PD kontrol, aşma değerini azaltır Gerekirse PID kontrol, tüm tasarım kriterleri
Benzer bir sunumlar
© 2024 SlidePlayer.biz.tr Inc.
All rights reserved.